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技術広報誌 OKIテクニカルレビュー

1999年 No.180 半導体特集

集積回路の技術動向—システムLSI時代を迎えて—

向井久和

システムLSI時代を迎え、半導体の世界にもパラダイムシフトが起こりつつある。システムLSIにおける最大の課題は膨大な設計工数への対応であり、さらに、DRAM、フラッシュメモリ、アナログ/ディジタル等の混載技術への要望が高まっている。一層の低エネルギー化への期待も大きい。沖電気はSPAと称するシステムLSIによる顧客へのソリューション提供の仕組みを提案し、また混載技術による新しい価値を顧客に提供する努力を継続している。特に、低エネルギー化を重点テーマと考え、SOI製品の創出にもチャレンジしている。

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SOC(System On Chip)設計システムにおける設計検証環境

堀川正永

SOC(System On Chip)指向の設計システムに関して、性能保証可能な検証環境の提供を主題とした設計システムを構築した。その結果、論理/タイミング検証時間が2分の1、遅延精度が3倍、消費電力の削減が3分の1という効果が得られた。

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Media SPAのアーキテクチャ

古野慎治 冨沢方之

当社がシステムLSIのソリューションとして提唱しているSPAの具体化の1つとして、CPUとDSP(Digital Signal Processor)を混載したシステムLSIのための標準プラットフォームであるMedia SPAを開発した。本標準プラットフォーム上に、個別のアプリケーション向けIP群を付加することにより、各アプリケーションごとのSPAに展開できるように、周辺回路のバスインタフェースとソフトウェアから参照されるハードウェアモデルを統一した。

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IPリユースのシステムLSI設計への適用

中澤哲夫

大規模化するシステムLSIの設計では、設計工数やTATの増加を避けるため、IPリユース、ハードウェア/ソフトウェア・コデザインといった設計手法を採り入れている。このような設計手法を用いて、ARM7TDMIをCPUコアとし、ソフトウェアソリューションによるPHSエンジンLSI(ML7621)を開発した。
本稿では、ソフトウェアソリューションによりハードウェアをシンプル化することによるLSI設計、およびソフトウェア開発の早期着手によるシステム全体の開発工数の低減やTATの短縮について述べている。

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DRAM/ロジック混載LSI

加藤輝男 後藤 毅 中野孝経 徳一智幸

DRAM/ロジック混載によるインテリジェントIrDAコントローラを開発した。IrDAコントローラ、ソフトウェア層を実行するCPUおよびデータバッファとしてのDRAMを1チップに搭載することにより、効率のよいIrDA通信を可能にした。本LSI開発のため、ASMをメモリIPとして搭載することを想定して、汎用DRAMプロセスをベースにした混載プロセスの開発およびセルベース設計手法の構築を行い、混載技術の有効性を確認した。

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音声認識/テキスト音声変換チップセット

内藤晃志 清水崇弘 小田川真之 大原輝彦

SPAのコンセプトを取り入れ、音声認識/テキスト音声変換を実現するチップセットを開発した。本チップセットは、組み込み用32ビットRISC CPUを中心にハードウェアIP(A/D変換器、D/A変換器等)で構成される。音声認識/テキスト音声変換機能は、RTOS上で動作するソフトウェア IP(音声認識/テキスト音声変換)により実現される。
SPAのコンセプトを取り入れることにより、LSI開発の負担をへらし、多様化するお客様の要求に柔軟に対応することが可能になった。

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音声シグナルプロセッサMSM7731の開発

西村栄一 石田久起

携帯電話のハンズフリー通話を可能にする音声シグナルプロセッサMSM7731を開発した。MSM7731は、沖オリジナルのDSPとコーデックにより構成され、ハンズフリー通話に必要なエコーキャンセラとノイズキャンセラはDSPプログラム処理で実現している。開発にあたっては、各回路ブロックの特長に合わせて設計ツールを使い分け、従来の2分の1の設計期間で高密度レイアウトのLSIを開発することができた。またエコー減衰量35dB、ノイズ減衰量17dBの結果が得られ、通話性能は実車テストで十分満足のいく結果が得られた。

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250MHz 64Mb DDRシンクロナスDRAM(×4/×8)

本田 隆

高速なデータ転送モードとして提案されたダブルデータレート方式のシンクロナスDRAMを、従来のシングルデータレート方式のシンクロナスDRAMと同一チップで開発した。第2メタルのマスクオプションで方式を切り替えることにより、生産性のフレキシビリティ向上を図った。
250MHzで入出力動作を行い、かつ、デバイス内部は、従来と同様に125MHzで動作させるために、デバイス内部のデータ転送経路を2倍にしたが、製品を×4/×8に絞り込むことにより、チップ面積の増加を抑えた。また、ダブルデータレート方式特有の機能である、出力データの切り替えタイミングの調整についても、DLL回路を導入することで解決した。また、シミュレーションにより、250MHzでの動作を確認した。

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66MHz 32MbシンクロナスOTP

武田景一郎

当社独自のメモリセルマトリクスを用いた高速読出回路技術により、最高動作周波数66MHzの32Mb Synchronous OTPROM、MR27V3266Dを開発した。従来の非同期式のOTPROMとは異なり、SOTPはSDRAMと同じコントロールインタフェースを備えており、クロックに同期して動作する。MR27V3266DはページモードOTPROM(ページモード時サイクル時間25ns)と比較して、サイクル時間 15nsの高速動作である。また書き込み時にMR27V3266Dは専用ソケットアダプタを使用することで、データ幅16ビットの32Mb OTPROMと同じ機能になり、ユーザは既存のROMプログラマで容易にデータの書き込みが可能である。

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低電圧622Mbps帯光通信用ICチップセットの開発

亀井孝浩 清水隆之 前田正明 黒岩旨彦 兵頭彰二

広帯域光通信システムの普及に伴い、装置のキーデバイスである光伝送モジュールに対する小型化、低電力化、低価格化の要求が高くなってきた。156Mbps帯光伝送モジュール用に続き、今回3.3V単一電源で動作する622Mbps帯光伝送モジュール用ICチップセットをシリコンバイポーラプロセスにより開発した。低電力化したLD駆動IC、3R受信ICを小型モールドパッケージに実装することにより、光伝送モジュールの小型化、低電力化、低価格化を達成した。

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音声合成内蔵マイコン

高田弘之

音声合成LSIと4ビットマイクロコントローラを一体化した、音声合成内蔵シングルチップマイクロコントローラML63326を開発中であり、その仕様概要について述べる。昨今、音声合成はゲーム、教育玩具、時計や電卓など、さまざまな機器に使用されているが、その多くは音声合成LSIと、それを制御するマイクロコントローラの2チップで使用されている。しかし特に軽量化、小型化を求められる携帯機器においては、そのシングルチップ化が必須である。ML63326の提供によりこれら市場要求への対応が可能となる。

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TFT液晶駆動用LSI—ML9110/9120シリーズ—

古谷博司

ノートPCおよびPCモニタ用中耐圧ドット反転駆動用TFT液晶駆動LSIを開発した。Vivid社の出力電圧拡大回路および電荷保存回路技術を本LSIに適用し、小型(従来比20~25%削減)、中耐圧(8.5V以上)、低電力(60mW以下)を実現している。またフレーム平均化手法を駆動LSIに内蔵し、小型、高性能化(256階調)を達成した。データ転送速度は65MHzであり、高精細(XGA/SXGA)TFT-LCDの駆動を可能とした。

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ダマシンCu配線のエレクトロマイグレーション耐性

阿部一英 原田裕介 鉄田 博

Cu<111>高配向化を目的として、TiNによるCu膜の配向性制御について検討した。その結果、TiN膜とCu膜の結晶性は密接な関係を持つことがわかった。下地TiN膜の<111>配向が強いほどCu膜は強い<111>配向を示す。断面TEM観察からは、<111>配向を有するCuとTiN結晶の連続的な成長を確認した。そのような結晶のつながりはCuとTiN界面におけるCuの移動を抑制する効果がある。本手法を適用して配線形成を行い、<111>に強く配向したTiN下地を有するダマシンCu配線において、エレクトロマイグレーション耐性が向上することを明らかにした。

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微細コンタクトホールの形成とそのエッチング機構

池上尚克 谷畑篤史 劉 国林

シリコン酸化絶縁膜(SiO2)に、従来困難とされていた0.05ミクロン級超微細ホールパターンを垂直加工するドライエッチング技術を開発した。さらにエッチング後のホール内表面に形成されたフルオロカーボン重合膜の密度や膜質(F/C比)のホール深さ方向分布を、2次イオン質量分析法により計測する手法を新たに開発した。この計測結果からホール内でのイオンおよびラジカルの挙動を解析し、0.05ミクロン級超微細ホールの垂直加工への指針を議論した。

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TCADを用いた半導体製造プロセスの最適化

三浦規之 福田浩一 西 謙二

半導体製造プロセス設計において、トレードオフ関係にある複数の素子特性に対する最適プロセス条件が抽出でき、かつ特性ばらつきも考慮できるTCADシステムを開発した。本システムをDRAM/ロジック混載デバイスのトランジスタ開発に適用し、素子特性を向上させるプロセス条件の検討が試作と試作の間の短期間でできることを示す。本システムは、多くの複雑なプロセス条件—素子特性相関を考慮する必要のある混載デバイスに特に有効であり、試作開発コスト削減/開発TAT短縮のために大きく貢献できる。

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プレアモルファス化インプラ処理TiSi2の結晶性評価

田井香織 沖原将生 影山麻樹子 原田裕介 鉄田 博

Tiサリサイド技術開発のために、プレアモルファス化インプラ(PAI)処理有無の場合のTiSi2結晶性を評価し、C54-TiSi2の配向性、相転移のメカニズムを明らかにした。PAI処理ありの場合は、2次元的に結晶成長した結果ランダム配向を示し、PAI処理なしの場合は、C54核密度が少ないので1次元的に結晶成長した結果、C54(004)に強く配向することがわかった。また、PAI処理を行うことによって細線部の相転移が促進するメカニズムは、これまで報告されたC49-TiSi2結晶粒径が小さくなること以外にも、C49-TiSi2とSi基板とのエピタキシャル成長が阻害される影響であることも明らかになった。

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Dual Gateエッチング技術開発

河田進二 宮川康陽

次世代のLogicデバイスでは、Dual Gate CMOS構造の採用が進む。
ポリサイド構造やポリメタル構造を採用したDual Gateエッチングプロセスでは、電子密度が異なるn+Poly-Siとp+Poly-Siを同様なエッチング特性で加工することが要求される。本稿では、n+Poly-Siとp+Poly-Siのエッチング特性(エッチング形状、エッチングレート)の均一化に寄与するエッチングプロセスパラメータを明らかにし、その最適化を行った。

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SOIデバイス技術

横溝幸一 鈴木和哉 浦浜正和

従来のバルクCMOSデバイスと比べて低電力かつ高速動作を実現可能な完全空乏型SOI-CMOSデバイス技術について述べる。はじめに、デバイス構造と電気的特長などを解説する。次に、0.35ミクロンデザインルールのプロセス技術により試作したシステムLSIの主要要素回路の評価結果を示す。SOI-CMOSによる32ビットRISC-CPUコアでは、同じデザインルールのバルクCMOSによるコアと比較して、同一クロックサイクル時間での最小動作電源電圧を0.8V低減できることを確認した。また、32Kb-SRAMコアでは、バルクCMOSによるコアのわずか4分1の消費電力で、同一の最小サイクル時間を達成できることを確認した。

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ワイヤボンドCSPにおけるダイサ個片化技術

大岡文彦 二野宮康子

携帯電話、ビデオなどの小型軽量化、高機能化の要求が強まっており、これらの製品に使用される小型パッケージとして、ワイヤボンドタイプ・チップサイズパッケージを量産化した。このW/B-CSPは、従来のパッケージのメリットを生かし、かつベアチップ並みの性能を得られる、超小型パッケージである。従来の量産ラインを生かし開発したことにより、高歩留まり、高品質を確保しつつ、低価格で生産できるパッケージである。

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ウエハレベルCSPの開発

村上紀子 大内伸仁 田中康雄 菊地秀和 大角卓史 小林治文

電子機器の小型軽量化が可能な高密度実装パッケージとして、ウエハレベルチップサイズパッケージ(W-CSP)を開発した。アセンブリプロセス(AP)をすべてウエハレベルで通した後、最後に単体パッケージにすることを特長とする。リフロー評価の結果、ランク1をクリアした。シリコンチップ厚を薄くすると、はんだ接合信頼性が改善されることが実験およびシミュレーションより判明した。また同じくシミュレーション結果から、低ヤング率の封止樹脂の使用がはんだボールにかかる応力の低減に効果のあることがわかった。

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高速メモリ用FC接続チップサイズパッケージの開発

江川良実 白石 靖 大内伸仁

近年のICパッケージは小型化、軽量化、高速化が求められている。超高密度実装を実現するパッケージとして、チップとほとんど同一なサイズであるチップサイズパッケージ(CSP)が世界的に注目されている。そこで、我々は小型化、軽量化、高速化が可能なフリップチップ方式のCSPを開発した。本CSPは、

  1. バンプ: Auスタッドバンプ
  2. 内部基板: ガラスセラミック材
  3. 接続方式: 熱圧着方式(金と金の固相拡散)

を採用することにより、小型(チップ寸法+1mm)、薄型(1.2mm Max)、高速(配線長2.55mm Max)でかつ、基板実装性に優れた、高信頼性な高速メモリ用パッケージである。

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ファインピッチ・インナリードボンディング

小林 要 岩本尚文

液晶ディスプレイの高精細化、低コスト化に伴い、駆動用のドライバICパッケージも多ピン化、コスト低減のためチップサイズ縮小化が強く求められている。今回の液晶ディスプレイに広く用いられているテープキャリアパッケージの内部接続部において、バンプサイズ、インナリード構造、インナリード接合加工条件の最適化を図り、45ミクロンピッチまでのファイン化されたインナリード接合部を良好に接続する技術を開発した。

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60ミクロン千鳥パッドピッチのワイヤボンド技術

佐伯吉浩 中村彰男

LSIの高集積、高機能化による多ピン化より、往々にしてパッドピッチがチップの外周長さを決定する傾向にある。LSIのコスト低減のためには、狭パッドピッチ化を図り、チップ外周を小さくすることが急務である。我々は、一般に許容最大電流が小さいパッドサイズ90ミクロン千鳥パッドピッチに代わり、許容最大電流が大きな高集積LSIに対応した、パッドサイズ76ミクロンの60ミクロン千鳥パッドピッチのワイヤボンド技術を開発した。接合信頼性評価については、耐温度サイクル特性、高温放置特性等の良好な結果を得た。

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環境調和のためのSb、Brフリー封止材の開発

田中康雄 閑野義則

LSIチップを保護する封止材には、難燃性を確保するためにハロゲン系の臭素化エポキシ樹脂(Br-Epoxy)と三酸化アンチモン(Sb2O3)が使用されている。しかし、いずれも環境に与える負荷が大きいことから、安全な代替化が課題となっている。現在、リン系難燃剤による代替が一部で開始されているが、環境調和性に問題が残っている。そこで我々は、Sb、Brフリーの高環境調和性および量産可能なレベルの成形性を持ち、かつ半導体に要求される信頼性を満足する封止材を開発した。

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先端デバイスにおけるESD保護素子評価手法

樋坂勝弘 三浦規之 福田浩一 福田保裕

従来、半導体デバイスにおける静電気破壊防止のための保護回路設計は、回路設計技術およびレイアウト設計部門の業務であった。しかし、近年の先端デバイス開発においては、デバイス構造、プロセス条件によって製品の静電気耐性は大きく左右される。そこで素子単体のESD(静電気放電)に対する破壊特性を評価することが重要となってきた。当社ではこの評価手法としてWafer LevelでのESD評価法を開発・実用化することにより、プロセス開発時にESD保護素子開発も可能とした。さらにトランジスタのスナップバック特性と静電気耐性との関係を把握することにより、当社が開発したスナップバックシミュレーションを用い、保護回路最適プロセス設計を可能としたので報告する。

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