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カスタマ・ニーズの進展に応えるLSI技術の展開
向井久和
ダウンサイジング，オープンシステム化時代を迎えて，マイクロプロセッサ，DRAMを先達としてLSIの市場は著しく活性化されている。高集積化，高性能化への急速な要請はタイミング設計，低消費電力化の課題を生じさせ，特に携帯機器では抜本的低エネルギー化が必要である。システム，回路，デバイスを総合した設計の変革が議論されている。マルチメディア向け各種機能をコアとするシステム・オン・シリコンの時代に向け，沖電気も着実に研究開発を進めている。
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256MビットDRAMとその高速化技術
高橋和彦 田野井聡 田邉哲也 宮本三平
32kバイトオンチップキャッシュおよびタグを備える256MビットDRAMを開発した。本チップの設計にあたり、ヒット率向上のための32バンク構成のアレイアーキテクチャ、高速パルス転送のための位相差電送手法、電流センスアンプ高感度化のための電圧制御負性コンダクタンス回路、クロックスキュー低減のためのPhase Locked-Loop(PLL)を備えるクロックバッファ回路等を新たに提案し、125Mバイト／秒の高速データレートを達成した。
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高速データ転送モードを搭載した16MビットDRAM
上原英敬 宮脇正文
高速ページモード，拡張データ出力モードに加えて新たな高速データ転送モードとして提案された，パイプラインバーストモードの3種のモードを搭載した第3世代16Mビットランダムアクセスメモリ(16MビットDRAM)を開発した。パイプラインバーストモードを搭載するために，バーストアドレス発生のためのカウンタと小規模な制御回路の追加のみで機能を達成したため，チップ面積の増加，すなわちコストアップを伴うことなく開発することができた。また，評価により66MHz動作を確認した。
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8MビットシンクロナスグラフィックスRAMの開発
今野隆弘 松見一誠
パソコンやワークステーション等のグラフィックスメモリとして，128kワード×2バンク×32ビット構成の8Mビットシンクロナス・グラフィックスRAMを開発した。開発するにあたり0.45μmCMOS・DRAMプロセスを用いた。ブロックライト機能，ライトパービット機能を搭載しグラフィック機能の強化を図った。アレイ構成の最適化により，機能拡張に伴うチップ面積の増加を抑え，チップサイズ10.38×8.3mmを実現した。また，高速回路技術の採用により，最大クロック周波数71MHzの高速バーストアクセスを実現した。
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3.3V単一電源16MビットフラッシュEEPROM
吉田拓司 佐藤勝彦 小野 隆
NOR型メモリセルを用いて3.3Vまたは5V単一電源動作の16MビットフラッシュEEPROMを開発した。書き換え単位は小規模な536バイトとし，書き込み効率を向上させた。過書き込みによる誤読み出し対策として，読み出し時の非選択ワード線電位に負電圧を採用した。さらにシリアルインタフェース，スタティックアドレスモード，スタンドアロンモードなどの採用により，携帯機器の外部記憶装置に適したフラッシュEEPROMを実現した。シリアルアクセス時間は43nsが得られた。
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32Mバイト高速書き込みSSDカード
海野雄策 平塚真史 宮田 学
コンピュータの小型化，高性能化，低消費電力化に対応した携帯型外部記憶装置として，大容量，高性能，高信頼性，低消費電力である32MバイトのPCMCIA ATA SSDカードを開発した。記憶素子として16MビットのフラッシュEEPROMおよび独自開発した専用コントロールLSIの採用により，記憶容量32Mバイトの大記憶容量，書き込み速度1.5Mバイト/秒の高速性能，書き換え回数50万回の高信頼性，消費電流110mAの業界一の低消費電力を実現した。 本稿では，この32MバイトPCMCIA ATA SSDカードの製品・機能概要，高速性能および高信頼性の実現手段，応用分野と今後の展開について述べる。
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エコーキャンセラLSI
阪田義男 鴨井秀樹 郷古博紀
国際回線を利用した通話や，マイクロホンとスピーカを用いたテレビ会議システムやハンズフリー自動車電話，さらに最近話題になっているPHSにおいて，自然な会話の妨げとなるエコーを消去するための方法として，エコーキャンセラ方式が主流になっている。当社では，いち早くこのエコーキャンセラ方式を開発し，本方式をディジタル信号処理プロセッサ(DSP)により，エコーキャンセラ特有の処理に適したアーキテクチャを実現した。またPHSに対応するためエコーキャンセラLSI MSM7620，MSM7602を開発した。 本稿では，エコーキャンセラの機能，方式およびLSIアーキテクチャについて説明し，PHSへの適応について述べる。
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画像圧縮(JPEG)LSI
湖本英治 近藤 守 中村孝雄
カラー静止画像の圧縮・伸張アルゴリズムの国際標準であるJPEGに準拠して，圧縮・伸張を行うJPEG LSIを開発した。本LSIは，画像圧縮・伸張のほかに付加機能として，色空間変換，ラスタ/ブロック変換機能を備える。また，1次元DCT構成による2次元DCT演算を実現して低コスト化を達成した。処理性能の面では，352×240のフレームを60枚/秒で処理する能力を実現するため，圧縮データの転送方法としてDMAのブロック転送を採用した。本稿ではLSIの概要，内部アーキテクチャの特徴および評価結果について述べる。
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テキスト音声変換LSI
小田川真之 内藤晃志 槙 和彦
組み込みRISCプロセッサを採用し，大容量データの高速処理が可能で，テキスト音声変換のすべての処理を可能とするチップ面積および消費電力の小さいLSIを開発した。本LSIは32ビットRISCプロセッサを内蔵し，音声出力に対応するためDAコンバータを内蔵している。波形重畳法を用いており，自然で明瞭度の高い合成音を出力する。本LSIと辞書用ROM，ワーク用DRAM，ローパスフィルタの4チップ構成でテキスト音声変換が可能となる。 本稿では，本LSIの概要および評価結果について述べる。
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PHS用ベースバンド信号処理LSI
楢木俊成 弥永 修 奥秋康幸 山本一成
1995年7月から実用化が開始されたPHS(Personal Handy-phone System)に要求される小型化，低電力化を達成するために，システムの主要機能であるADPCMコーデック機能とπ/4シフトQPSKモデム機能を1チップに集積した。ADPCM部は，従来のDSP技術に代わり低電力化のためにハードウェアロジックで最適に構成した。またπ/4シフトQPSKモデム部は変調側，復調側ともにディジタル信号処理化し，各動作モード別にパワーダウン制御することにより高品質化，低電力化に成功した。
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フラッシュEEPROM内蔵MCU
吉村勝利 仲沢 治 大金淳一 新森信明
プログラムメモリとしてフラッシュEEPROMを内蔵した，高速，高性能の16ビットシングルチップマイクロコントローラMSM66Q589を開発した。MSM66Q589ではプログラムメモリをフラッシュEEPROMとすることにより，従来のOTP版MCUを用いたり，大きな評価ボードを用いたりすることによって行っていたデバッグ環境と異なり，出荷形態のユーザ製品と同等の環境での効率的なデバッグ環境を提供することが可能となった。
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FM多重復調用LSI
佐藤時夫 砂塚 慎 中村勝昭 大和田幹夫
1995年4月から日本全国のJFN系列局によってサービスが開始された「見えるラジオ」に代表される，DARC方式のFM多重放送に対応した復調用LSIを開発した。本LSIは他社に先駆けて，バンドパスフィルタ，遅延検波回路，同期再生回路，誤り訂正回路，CPUインタフェースを1チップに内蔵している。したがって，本LSIの外部にFM受信チューナと制御用のマイコン，データの一時記憶用メモリを付けることにより，FM多重放送用の受信システムが簡単に構成可能となる。
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フレキシブルI/O ASIC
新岡洋一 網屋修博 鈴木宗明 黒木龍太 須志原昭博
LSIの動作電圧が5Vから3Vへ移行するにつれて，両電源系混在でのインタフェースを可能とする技術が必要となった。フレキシブルI/O ASICはライブラリ等の設計資産を継承すること，また5V，3V電源混在インタフェースのもとで性能低下を招かないことを目的に，次の点に留意して開発された。すなわち，継承性のためのレイアウト設計上の工夫，電源配線の構成法，テスト容易化手法の適用等である。その結果，10コード以上に適用し，フレキシブルI/O ASICはユーザ要求に応える手法であることを確認した。
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小振幅CMOSインタフェース回路
富田 敬 横溝幸一 羽賀和清 山田 享
9mWという低消費電力で622Mbit/sの高速データ伝送が可能な，小振幅CMOSインタフェース回路について述べる。本回路をAdvanced Low-voltage Interface Circuit System(ALINX)と呼ぶ。回路構成の特長は平衡伝送方式を採用した0.3Vの高速小振幅信号であること，伝送線路駆動用に1.2V電源を使用し低DC電力を実現していることにある。622Mbit/s動作での消費電力は汎用ECLインタフェースの約6分の1である。また，LSIパッケージは低インダクタンスのプラスチックQFPを使用している。ALINXは通信システム用LSIの156Mbit/s，156MHzインタフェース回路として実用化されている。
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セルベースLSI設計システム
鈴木 一 灘岡 満 伊串泰宜 松橋威久夫
各種アプリケーション対応の専用モジュールを含む高機能LSIの短期開発と設計資産の有効利用を可能にするために，他の設計システムで開発された専用モジュールの取り込みが容易なセルベースLSI設計システムを開発した。本設計システムにより既存モジュールを従来の4分の1の期間で取り込み，かつ156MHzの入出力タイミングをもつモジュールの取り扱いを可能とする設計環境を実現した。
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ディープサブミクロン領域におけるプロセスマージンの最適化の一手法
馬場俊祐 大平茂晴 石井聡巳
素子の微細化に伴い，LSI設計段階で考慮すべき製造プロセスばらつきの見積もり方法が，LSIの性能，歩留まりに大きな影響を及ぼすようになっている。そこで，実際の工程で起こりうるプロセス変動を考慮した素子パラメータを抽出する手法を提案した。 提案した手法を用い，実際のプロセス変動を考慮したベスト・ワースト条件を抽出した結果，初期設計段階での遅延時間の変動幅を従来の3分の1に狭めることができた。
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ASIC用バウンダリスキャン設計支援CADシステム
清水靖介 牛久保政憲 末永展行
ボード上のLSIのテストを容易化するバウンダリスキャン技術に対応したLSIの設計において，その設計TATを増大させる要因を分析し，解決方法を反映したASIC用バウンダリスキャン設計支援CADシステムを開発した。本システムでは，バウンダリスキャン設計の設計TATを増大させる要因である，LSIへのバウンダリスキャン回路の挿入とそのテスト設計工程を自動化し，さらにバウンダリスキャン回路挿入によるLSIのタイミング再設計が発生しない配置・配線を行う。本システムを適用することによって，従来3週間かかっていたバウンダリスキャン設計を2日以内で実現できるようになった。
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エンベッデドアレイLSI用レイアウトCADシステム
内海浩之 田所宏文 田代雅久
0.35 μmのテクノロジの下では，システム全体を1チップに搭載したLSIの実現性が高まっている。当社では，このようにより大規模化していくLSIを短期間で設計できる「エンベッデドアレイ」レイアウトCADシステムを構築した。 大規模なLSIの設計期間が長期化する要因として，配線遅延に起因するタイミング設計の問題と，セルおよびマクロへの複雑化する電源供給の問題があげられる。システムの構築にあたって，LSI設計工程の上流でタイミングを保証するフロアプランナと，電源分離分配のモデル化による電源供給の自動化を主眼とした開発を行った。この結果，ランダムロジックのでゲート数が300kゲートのLSIのレイアウト設計を約1週間で行うことができた。
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高密度DRAM用粗面フィン型キャパシタ技術の開発
荻原秀俊 吉丸正樹 高瀬俊二 北 明夫
高密度DRAM用のセル技術として，両面粗面ポリシリコン(DSR)技術を開発した。本技術は，粗面ポリシリコンがイオン注入により変形する現象を利用したものである。DSRは上面，下面ともに粗面形状をもつため，その表面積を効果的に増加させることができる。 DSRを用い，セルサイズ0.72μm2で2層のフィン型キャパシタを試作した。容量測定から，フィンの上面，下面の平均面積増加率は1.8倍となることを確認した。256Mbit-DRAMに適用した場合，300nmの蓄積電極高さで25fF/bitの容量が得られる。また，DSR技術は複雑な工程，特殊な技術を全く必要としないので，256MビットDRAM以降の高集積DRAMに適した技術である。
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超高速0.5μm BiCMOSプロセスの開発
中村隆治 清水 亙 坪根 衡
大規模・高速キャッシュSRAMと，高速・高集積論理回路とを混載できるプロセスを開発した。本プロセスは，最大遮断周波数14GHzの高速バイポーラとCMOSとを混載することにより，論理回路の高速動作を実現している。また，ポリシリコンとアルミの多層配線を用い，高速性と安定性を併せもつ，セルサイズ26μm2のメモリセル構造を開発することにより高集積化を実現している。さらにバイポーラのホットキャリアに対する信頼性設計にシミュレーション技術を適用した。本プロセスを用いて，約1MビットのSRAMと10kゲートの論理回路を混載するLSIを試作し，50MHzのクロックで動作することを確認した。本稿では，上記プロセスの開発課題と試作結果および製品への適用例について述べる。
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低誘電率層間膜のサブハーフミクロンCMOSへの応用
井田次郎 大友 篤 吉丸正樹
配線負荷を考慮したゲート遅延式による計算から，低誘電率膜がLSI中のローカルな配線，グローバルな配線の双方に対して遅延時間改善に効果があり，グローバルな配線に対してのみ有効な低抵抗材料より優れていることを示した。新たに開発した抵誘電率SiOF膜を0.35μm CMOSに適用し，デバイス特性への影響，および遅延時間の改善(負荷付き2NANDで13％)について実測データを得た。0.35μm世代では配線の隣接容量増大により0.5μm世代よりスピードが低下し，消費電力も増大してしまうことを示し，低誘電率SiOF膜の0.35μm CMOSにおける必要性を明確にした。
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アンダーサイズ法によるサブクォーターミクロンのホールパターン形成
下山浩平 宮川康陽 山内孝裕
VLSIの高集積化に伴い，微細パターンの形成技術において高解像度化，高精度化が重要な課題となっている。このため，i線リソグラフィ技術では縮小光学系の解像力向上とともに，レジストプロセスの高解像度化が必要となってきている。この要請に対し，今回新たに樹脂コーティングを用いたアンダーサイズ法を開発した。 本プロセスは通常のi線レジストプロセスによりホールパターンを形成した後，樹脂のオーバーコート，ベーク(熱処理)，除去処理を行う。これにより，パターン側壁にレジストと樹脂の混合層を付加することで，レジストパターンをアンダーサイズすることができ，露光機の解像限界を越えるパターン形成が可能となる。本プロセスを用いて，ホールパターン形成条件を検討し，次世代VLSIに適用可能なサブクォーターミクロンのホールパターン形成が可能なことを確認した。
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酸化膜エッチングメカニズムの解析
宮川康陽 池上尚克 松井孝行 金森 順
今後開発される超高集積半導体デバイスでは，ディープサブミクロン領域の微細コンタクトホールのドライエッチング技術が不可欠である。この技術を効率よく開発するには，被エッチング膜である酸化シリコン(SiO2)のエッチングメカニズムの解明が必要である。 本稿では，昇温脱離法を用いて，実際のエッチング条件でプラズマ処理したSiO2のエッチングメカニズムを解析とした。SiO2の主反応生成物はSiF4とCOであり，その生成・脱離には，SiO2上のフルオロカーボン層から生成したCF2とFが関与していることを明らかにした。また，実験結果を説明するための反応モデルを提唱し，その妥当性を確認した。
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ドーパントプロファイルの高精度評価法の開発
劉 国林 内田英次 合川 泉 平下紀夫
内標準法に基づく2次イオン質量分析法(SIMS)により，Si基板中のドーパントプロファイルの高精度評価法を開発した。繰り返し精度が従来法では約25％に対し，本法により5％以下に改善することができた。さらに，化学的微量分析法を用いて絶対定量したドーズ量を内標準SIMSの標準ドーズ量とする方法を確立した。化学分析で標準ドーズを校正した内標準SIMSによるプロファイルとPulsed C-V法によるプロファイルが，よく一致することも確認した。本手法の開発により，従来評価できなかったわずかなドーパントプロファイルの偏析や拡散など，先端デバイス開発に不可欠な物理定数を高精度に評価できることを確認した。
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ライフタイムによるLSIプロセスの汚染・ダメージ評価
安楽一広 大岩幸一
接合リーク電流に影響するシリコン基板のライフタイムのLSI製造プロセスでの変化を，μPCD法により評価した。その結果，ライフタイムの劣化の大きい工程は，酸化膜エッチングとイオン注入であった。これらの工程において，従来ライフタイムの劣化原因と言われている重金属汚染は，ライフタイムに影響のないレベルであり，ライフタイムの劣化は，反応性イオンエッチングやイオン注入のダメージより発生した結晶欠陥が主な原因であることが明らかになった。
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ヒートスプレッダ内蔵パッケージの開発
安藤誠司 山田 茂
近年のLSIパッケージには，高い放熱性が求められている。従来の高放熱性パッケージとしてフィン付きパッケージがあるが，実装高さが高くなり高密度化の市場の流れに適応できていない。そこで，現行パッケージと同一の寸法の高さが保てるヒートスプレッダ(HS)を内蔵したプラスチック・パッケージが注目されている。このパッケージの構造上の技術課題としては，1)安定した放熱特性の確保，2)封止樹脂とHSという異種材料間の界面剥離防止，3)基板実装時の熱ストレスによる信頼性確保等がある。我々はHS形状を最適化することにより界面剥離を防ぎ，安定した放熱特性，高信頼性を備えた高放熱性パッケージを開発した。
LCDの高機能化・小型化・低コスト化に伴い，LCDドライバICの実装における接続ピッチのファイン化を図った。接続ピッチ100μm以下のインナーリードボンディング(ILB)を実現するために，ボンディングパッド上に形成する金バンプ電極構造としてストレート型バンプ電極を選択し，インナーリードの形成には微細化に適した高強度銅箔の新規材料を採用して，サンプルの試作において接続ピッチ60μmまでファイン化されたILB部を良好に接続する技術を確立し，接続ピッチ75μmのLCDドライバICの量産対応を可能とした。
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ラッチアップシミュレーション手法を用いた信頼性設計
馬場俊祐 加藤且宏 梅村栄一 福田保裕
本稿では，当社の信頼性シミュレーション技術のなかで，特にラッチアップシミュレーション技術について述べる。報告では，パルス電流注入法を想定したシミュレーションを行うことにより，素子の内部現象を考慮したトリガ電流のモデル化が可能となり，その結果として素子の最適レイアウト設計に寄与できることを示す。
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静電気耐性の設計評価技術
梅村栄一 加藤且宏 福田保裕
半導体デバイスに組み込まれるトランジスタの構造が変化することにより，静電気放電による不良現象も変化してきた。現在，LDD(Lightly Doped Drain)構造MOS(Metal Oxide Semiconductor)トランジスタにおける主な不良モードは，キャリア注入による出力リークである。この現象をウエハ状態で再現できる静電気耐性評価手法を開発した。この手法によりこれまでパッケージ組立品でのみ行われていた半導体デバイスの静電気耐性評価を，製品開発の初期段階で行い，静電気保護に対するトランジスタ構造設計およびプロセス設計を行うことが可能となった。さらに，ウエハ状態での評価から組立品の耐性を予測できる可能性が確認された。本技術は，開発の早い段階での信頼性の作り込みおよび開発TAT(Turn Around Time)の短縮に貢献できるものである。
