梅村栄一 加藤且宏 福田保裕
半導体デバイスに組み込まれるトランジスタの構造が変化することにより，静電気放電による不良現象も変化してきた。現在，LDD(Lightly Doped Drain)構造MOS(Metal Oxide Semiconductor)トランジスタにおける主な不良モードは，キャリア注入による出力リークである。この現象をウエハ状態で再現できる静電気耐性評価手法を開発した。この手法によりこれまでパッケージ組立品でのみ行われていた半導体デバイスの静電気耐性評価を，製品開発の初期段階で行い，静電気保護に対するトランジスタ構造設計およびプロセス設計を行うことが可能となった。さらに，ウエハ状態での評価から組立品の耐性を予測できる可能性が確認された。本技術は，開発の早い段階での信頼性の作り込みおよび開発TAT(Turn Around Time)の短縮に貢献できるものである。
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