井田次郎 大友 篤 吉丸正樹
配線負荷を考慮したゲート遅延式による計算から，低誘電率膜がLSI中のローカルな配線，グローバルな配線の双方に対して遅延時間改善に効果があり，グローバルな配線に対してのみ有効な低抵抗材料より優れていることを示した。新たに開発した抵誘電率SiOF膜を0.35μm CMOSに適用し，デバイス特性への影響，および遅延時間の改善(負荷付き2NANDで13％)について実測データを得た。0.35μm世代では配線の隣接容量増大により0.5μm世代よりスピードが低下し，消費電力も増大してしまうことを示し，低誘電率SiOF膜の0.35μm CMOSにおける必要性を明確にした。
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