沖電気研究開発(No.169)

超高速0.5μm BiCMOSプロセスの開発

 中村隆治  清水 亙  坪根 衡

 大規模・高速キャッシュSRAMと,高速・高集積論理回路とを混載できるプロセスを開発した。本プロセスは,最大遮断周波数14GHzの高速バイポーラとCMOSとを混載することにより,論理回路の高速動作を実現している。また,ポリシリコンとアルミの多層配線を用い,高速性と安定性を併せもつ,セルサイズ26μm2のメモリセル構造を開発することにより高集積化を実現している。さらにバイポーラのホットキャリアに対する信頼性設計にシミュレーション技術を適用した。本プロセスを用いて,約1MビットのSRAMと10kゲートの論理回路を混載するLSIを試作し,50MHzのクロックで動作することを確認した。本稿では,上記プロセスの開発課題と試作結果および製品への適用例について述べる。


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