内海浩之 田所宏文 田代雅久
0.35 μmのテクノロジの下では，システム全体を1チップに搭載したLSIの実現性が高まっている。当社では，このようにより大規模化していくLSIを短期間で設計できる「エンベッデドアレイ」レイアウトCADシステムを構築した。
大規模なLSIの設計期間が長期化する要因として，配線遅延に起因するタイミング設計の問題と，セルおよびマクロへの複雑化する電源供給の問題があげられる。システムの構築にあたって，LSI設計工程の上流でタイミングを保証するフロアプランナと，電源分離分配のモデル化による電源供給の自動化を主眼とした開発を行った。この結果，ランダムロジックのでゲート数が300kゲートのLSIのレイアウト設計を約1週間で行うことができた。
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