高橋和彦 田野井聡 田邉哲也 宮本三平
32kバイトオンチップキャッシュおよびタグを備える256MビットDRAMを開発した。本チップの設計にあたり、ヒット率向上のための32バンク構成のアレイアーキテクチャ、高速パルス転送のための位相差電送手法、電流センスアンプ高感度化のための電圧制御負性コンダクタンス回路、クロックスキュー低減のためのPhase Locked-Loop(PLL)を備えるクロックバッファ回路等を新たに提案し、125Mバイト／秒の高速データレートを達成した。
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