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2005年7月6日

世界初の手法でESD保護回路設計期間を3分の1に短縮

Mixed-Modeシミュレーションを用いた手法を独自開発、ドライバ製品開発で使用開始

沖電気工業株式会社（社長：篠塚勝正）は、このたび静電気放電（ESD：Electrostatic Discharge）保護回路の設計期間を3分の1に短縮する新しいESD保護設計手法を独自で開発し、実設計への応用を開始しました。本手法は、デバイス・回路混合（Mixed-Mode）シミュレーション(注1)を用いたESD保護設計手法として世界で初めてのものとなります。弊社では本手法を高耐圧液晶ドライバ等の開発に適用し期間短縮を実現しています。本手法は、弊社が高耐圧デバイス用ESD保護として導入してきたSarnoff Europe社(注2)Take Charge技術と併用することによって、高耐圧ドライバのESD保護ターゲット（HBM2000V、MM200V）を短期間に達成できたことが高く評価され、RCJ（財団法人 日本電子部品信頼性センター） EOS/ESD/EMCシンポジウムにてBest Paper「最優秀論文」として表彰、業界最高水準である米国EOS/ESDシンポジウム国際学会(注3)での招待講演、ESD賞を受賞、その実用化に成功したものです。

近年、急速なデバイス性能向上と縮小化要求に対する素子構造変更によって、半導体デバイスのESD耐性は低下の傾向にあります。そのため、ESD耐性を向上させるための新たな保護素子構造や保護回路の設計が必要となりますが、従来はなんども試作を繰り返しながら搭載・評価を行う「手設計」を行わざるを得ず、時間とコストを多く必要とするため、効率的な手法が求められていました。

弊社では、内部素子および保護素子のESD-Eventに対する動作特性をESDパラメータ(注4)として抽出し、それらを再現するように物理モデルパラメータを調整したMixed-Modeシミュレーションを用いる新しいESD保護設計手法を世界で初めて開発に成功しました。従来不可能であった回路ネットワーク上の電流経路の予測を可能にしたことにより実現しています。

本手法の導入により、技術者が手設計で行っていた保護回路設計を、自動で行うことが可能になりました。また、プロセス変更に伴う保護回路への影響を予測できることから、プロセス／デバイス設計と回路／レイアウト設計の同時開発が可能です。さらに、プロセス起因で発生する回路性能上のリスクを事前に把握して、プロセス／デバイス設計にフィードバックを掛けられることから、総合的に保護回路の開発期間を1/3に短縮することが可能になりました。

【Mixed-Modeシミュレーションを用いたESD保護設計手法の概略図】

上図はMixed-Modeシミュレーションを用いたESD保護設計手法の概略図です。しきい電圧、駆動力、耐圧などの素子の目標性能を満たすデバイス試作実験を行います。その後、ESDパラメータを取得するために、ESD保護ネットワークで使用する各々のデバイスのゲート長やゲート幅など変更可能な寸法が系統的に備わっているTEG（Test Element Group）(注5)を用意し、これを用いて実験を行います。ESDパラメータは、できあがった素子に対しTDR-TLP （Time Domain Reflection-Transmission Line Pulsing）測定(注6)を行なって抽出します。これらESDパラメータを再現するMixed-Modeシミュレーションを用いて、ESD入力波形を印加した場合の保護回路ネットワーク上の電流パスを予測し、素子寸法や抵抗値を最適化します。得られた情報は配線長や素子間隔の変更として、レイアウト設計に反映されます。
本件は、7月12日開催される第10回OEG信頼性セミナー（場所：五反田ゆうぽうと）でも講演する予定です。
（お問合せ先：沖エンジニアリング株式会社 事業戦略部 03-5920-2353）

【用語解説】

注1：Mixed-Modeシミュレーション
素子構造を反映したデバイスシミュレーションと、回路接続を反映した回路シミュレーションの両方の機能を併せ持つ混合シミュレーション。デバイス内部の電界分布などを解析でき、素子破壊箇所の予測が可能になります。
注2：Sarnoff Europe社
会社名"Sarnoff Europe bvba"、2000年にSarnoff Corporationの子会社として設立、本社：Bruges Baan 188A, B-8470 Gistel, Belgium、代表者：Executive Director, Koen Verhaege
注3：米国EOS/ESDシンポジウム国際学会
電子機器、部品に関する静電気障害とその対策、電磁障害とその対策の研究に関して世界で最も権威のあるESD Associationが主催する国際学会。26th EOS/ESD symposiumで日本のBest Paperとして表彰されました。（http://www.esda.org/）
注4：ESDパラメータ
ESD保護ネットワークで使用する各々のデバイスのゲート長やゲート幅など変更可能な寸法が系統的に備わっているテストパターンを用いて、実験を行い、各々のデバイスのブレークダウン電圧や破壊電流などをパラメータとして抽出します。
注5：TEG（Test Element Group）
プロセスや設計の評価専用のパターンを機能別に分類したもの。主に、デバイス・回路性能の把握と、フルチップにした場合の問題点を事前調査するために用いられます。
注6：TDR-TLP （Time Domain Reflection- Transmission Line Pulsing）測定
高周波用の同軸ケーブルを用いて幅の狭い安定したパルスを得ることができ、入射波と反射波や通過波形を観測し半導体の保護回路の特性を調べることができます。徐々に印加電圧を変化させ、電圧‐電流特性をプロットすることにより、ブレークダウン電圧や破壊電流を知ることができます。

本件に関する報道機関からのお問合せ先

広報部
電話：03-3580-8950

本件に関するお客様からのお問合せ先

半導体事業グループ研究本部研究開発企画部
電話：0426-62-6680

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