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2005年6月8日

  • 沖電気工業株式会社
  • 日本ケイデンス・デザイン・システムズ社

アナログIPの開発期間を5分の1に短縮

ケイデンスのVirtuoso NeoCircuitを使用して、再利用性の高いアナログIPのラインアップを増強

沖電気工業株式会社（本社：東京都港区、取締役社長：篠塚勝正、以下沖電気）とケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、沖電気がケイデンスのVirtuoso(R) NeoCircuitテクノロジを使用し、従来の設計手法に比較して、アナログ回路ブロックの開発期間を5分の1に短縮すると同時に、30件以上のアナログIP(注1)の蓄積に成功したことを発表しました。

従来、アナログIPは特定のLSIの仕様に合わせて設計された回路情報そのものであるため、アナログIPを別のLSIへ流用する際は、素子パラメータ(注2)を変更し、シミュレーションで動作を確認するという人手による設計が仕様達成まで繰り返し行われてきました。しかし、新規設計時と同様に設計者のスキルの違いによって、設計期間と設計品質に差が生じてしまうことや、最適回路方式を複数候補から選定するまでに時間を要する等の大きな課題がありました。

沖電気では、2003年12月にNeoCircuitを採用して以来、パーソナルモバイル市場向けLSI、音源LSI、メモリLSI(P2ROM(TM)(注3)、DRAM、FeRAM)、FPD(Flat Panel Display)用ドライバLSI(TFT-LCD、OLED(注4))に搭載するアナログ回路設計に適用し、アナログ回路ブロックの開発期間を5分の1に短縮すると同時に、再利用可能なアナログIPとして30件以上の蓄積に成功しました。NeoCircuitを適用して設計されたアナログ回路の特性は、人手設計以上の結果を得ております。

沖電気では、今後もアナログ回路の設計に対し、積極的にNeoCircuitの適用を進めます。更に再利用可能なアナログIPの増強を図り、LSIの設計期間の短縮と設計品質の向上に努めていきます。

【用語解説】

（注1）アナログIP
Intellectual Propertyと呼ばれる半導体集積回路設計ブロック
（注2）素子パラメータ
半導体集積回路で取り扱われる素子の寸法などの定数
（注3）P2ROM
Production Programmed ROM、沖電気が開発した書き込み出荷型ROMの一種
（注4）OLED
Organic Light Emitting Diode、有機EL（organic electroluminescence）

【ケイデンスのVirtuoso NeoCircuitについて】

Virtuoso NeoCircuitは、設計者が設定した回路仕様を満たすように各回路パラメータを自動的にサイジングするツールであり、フロントエンド設計からバックエンド設計までを自動化するケイデンスのアナログ設計自動化フロー、Rapid Analog Design (RAD)の根幹部分です。

最近のアナログ回路設計は、プロセスのばらつきに大きく左右され、チップの歩留まりに悪影響を与えかねません。ケイデンスのVirtuoso NeoCircuitは、設計の早い段階における最適解の探索、ばらつきのセンタリング、回路、並びにレイアウトの最適化を実現することによって、SoC及びアナログ・ミックスシグナル設計の設計期間を短縮し、設計品質の向上を図ります。この独特な設計メソドロジによって設計された回路は、アナログIPとして設計者が再利用し、新しいプロセス向けにマイグレーションが可能となります。

Virtuoso NeoCircuitについてのより詳しい情報は、下記のWWWサイトで入手できます。http://www.cadence.co.jp

  • P2ROMは沖電気工業株式会社の登録商標です。
  • Virtuoso、SpectreはCadence Design Systems,Inc.の登録商標です。
  • その他本文に記載されている会社名、商品名は一般に各社の商標または登録商標です。

本件に関する報道機関からのお問合せ先

沖電気工業株式会社　広報部
電話：03-3580-8950
日本ケイデンス・デザイン・システムズ社　コーポレート・マーケティング部
電話：045-475-2311

各リリースの記載内容は発表日現在のものです。その後予告なしに変更される場合がありますので、あらかじめご了承ください。